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    上海振微电子有限公司

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DDR项目SI/PI仿真分析案例

背景描述

     

•Cdie/Rdie值会影响到电源和信号的仿真精度

•案例中memory端以0.25n的经验值代替

•Controller端提供的IO电源上的Cdie值大大小于常规的值

 

•当前封装与PCB信号管脚不匹配,仿真中以封装管脚的网络为基准

•当前memory封装为IBIS4.0版本,IBIS5.0版本对于DDR类的仿真精度更高

•Read状态下controller端允许skew采用的是默认的0.25UI

 

产品概述

•Wirebond封装

•4层PKG+4PCB

•DDR3总线

产品概述

•地址12拓扑

•数据11拓扑

•数据位数32

 

仿真内容

1)  方案选型

•层叠方案选型

•OCD/ODT选型

2)  1600Mbps速率下信号眼图质量、时序分析分析

•数据总线

•地址控制总线

•S参数分析

3)  电源阻抗分析

 




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